1. Graduo
  2. Licențe
  3. Calculatoare
  4. Utilizarea VHDL în realizarea unui program de simulare circuite deschise

Utilizarea VHDL în realizarea unui program de simulare circuite deschise

Previzualizare licența:

Cuprins licența:

1 DESCRIERE PROIECT
1.1 PREZENTARE GENERALA
2 PARSERUL VHDL
2.1 LEX SI YACC
2.1.1 INTRODUCERE
2.1.2 LEX
2.1.3 SINTAXA GENERALA
2.1.4 CREAREA DE REGULI LEX
2.1.5 ACTIUNILE LEX
2.1.6 ALTE COMPLETARI
2.1.7 INTERACTIUNEA LEX SI YACC
2.1.8 DEFINITII SI DECLARATII PENTRU YACC
2.2 SINTAXA VHDL
2.3 VHDL - CA UN LIMBAJ DE PROGRAMARE
2.3.1 ELEMENTE LEXICALE
2.3.2 TIPURI DE DATE SI OBIECTE
2.3.3 EPRESII SI OPERATORI
2.3.4 INSTRUCTIUNI SECVENTIALE
2.3.5 SUBPROGRAME SI PACHETE
2.3.6 STRUCTURA SISTEMELOR IN VHDL
2.3.7 COMPORTAMENTE VHDL
2.3.8 ORGANIZARE MODEL
2.4 VHDL_LEX SI VHDL_YACC
3 METODE DE TESTARE ALE PARSERUL VHDL
3.1 NOTIUNI TEORETICE DESPRE TESTARE, OBIECTUL TESTARII SI STRATEGII DE TESTARE PENTRU PARSERUL VHDL
3.1.1 NOTIUNI TEORETICE DESPRE TESTARE, OBIECTUL TESTARII
3.1.2 STRATEGIA DE TESTARE PENTRU ANALIZORUL LEXICAL/SINTACTIC SI SCHEMA DE VERIFICARE
3.2 METODE DE TESTARE
3.2.1 METODA DE TESTARE TIP CUTIE ALBA (PENTRU TESTAREA ANALIZORULUI LEXICAL/ SINTACTIC)
3.2.2 METODA TESTARII CONDITIILOR
3.2.3 METODA METODA TESTARII TIP CUTIE NEAGRA
3.2.4 METODA TESTARII PRIN COMPARATIE
3.3 FISIERE TEST
3.4 FISIERUL GATES. VHD DD. VHD
4 DESCRIERE PROGRAM
4.1 INTRODUCERE
4.2 PROGRAMUL PRINCIPAL
4.3 SECTIUNEA DE PARSARE A FISIERELOR
4.3.1 MENIUL FILE
4.3.1.1 NEW
4.3.1.2 OPEN
4.3.1.3 SAVE
4.3.1.4 CLOSE
4.3.1.5 QUIT
4.3.2 MENIUL EDIT
4.3.2.1 CUT
4.3.2.2 COPY
4.3.2.3 PASTE
4.3.2.4 SELECT ALL
4.3.3 MENIUL COMPILE
4.3.3.1 COMPILE
4.4 SECTIUNEA DE SIMULARE PENTRU CIRCUITELE DESCRISE
4.4.1 MENIUL SIMULATE
4.4.1.1 SIMULAREA PORTILOR LOGICE ELEMENTARE
4.4.1.2 SIMULAREA CIRCUITULUI HALFADDER
4.4.1.3 SIMULAREA CIRCUITULUI FULLADDER
5 FUNCTIONARE PROGRAM - ANALIZA UTILIZARII PROGRAMULUI PENTRU UN FISIER (HALFADDER. VHD)
5.1 INCARCARE FISIER
5.2 SALVARE
5.3 COMPILARE
5.4 SIMULAREA CIRCUITULUI LOGIC DESCRIS - HALFADDER
6 CONCLUZII
7 ANEXE

Extras din licența:

VHDL (prescurtare de la Vhsic (Very High Speed Integrated Circuits) HDL (Hardware Description Language)) este un limbaj de programare care descrie structuri hardware. (de exemplu un circuit integrat care trebuie construit este descris in acest limbaj de programare, sursa este prelucrata, optimizata prin programe CAD, circuitul transformat in operatii elementare si apoi construit fizic) VHDL este diferit fata de celelalte limbaje obisnuite de programare - un circuit este exprimat ca a o colectie de subcircuite care opereaza in paralel, variabilele sunt semnale electrice, operatiile descriu unitati functionale. Nu exista functii recursive, structuri de date complicate sau manipulare dinaica a memoriei.

(fisierul sursa al descrierii VHDL se poate scrie intr-un textBox, sau se poate deschide un fisier existent) (cu ajutorul programelor Lex&Yacc se parseaza fisierul si se verifica daca e scris conform gramaticii limbajului vhdl) 3. daca se gaseste o eroare se semnaleaza si se revine la pasul 1 (in cazul detectarii unei erori, se afiseaza mesajul Syntax error si linia la care e gasita eroarea) 4. daca sursa este corect descrisa se trece la pasul 5 5. se simuleaza functionarea entitatii descrise (pentru semnale de intrare setate, se vizualizeaza / interpreteaza semnalele de iesire) Descrierea VHDL pentru aceasta entitate este urmatoarea: entity FULLADDER is port (A, B, CARRY IN: in bit; - SEMNALELE DE INTRARE SUM, CARRY: out bit); - SEMNALELE DE IESIRE end FULLADDER; architecture STRUCT of FULLADDER is - ARHITECTURA REPREZINTA DESCRIEREA COMPORTAMENTULUI ENTITATII + SI A COMPONENTELOR component HALFADDER port (A, B: in bit; SUM, CARRY: out bit); end component; component ORGATE port (A, B: in bit; RES: out bit); end component; signal W SUM, W CARRY1, W CARRY2: bit; begin - SE INITIALIZEAZA SEMNALELE SI LEAGA SUBCOMPONENTELE ENTITATII INTRE ELE, CONFORM SCHEMEI.

MODULE1: HALFADDER port map (A, B, W SUM, W CARRY1); MODULE2: HALFADDER port map (W SUM, CARRY IN, SUM, W CARRY2); MODULE3: ORGATE port map (W CARRY2, W CARRY1, CARRY); end STRUCT; Pentru HALFADDER, descrierea este urmatoare: entity HALFADDER is port (A, B: in bit; SUM, CARRY: out bit); end HALFADDER architecture RTL of HALFADDER is begin SUM ...

Descarcă licența

Pentru a descărca acest document,
trebuie să te autentifici in contul tău.

Înregistrare Autentificare
Structură de fișiere:
  • Utilizarea VHDL in realizarea unui program de simulare circuite deschise
    • Cuprins.doc
    • Diploma.doc
Alte informații:
Tipuri fișiere:
doc
Diacritice:
Nu
Nota:
7/10 (2 voturi)
Anul redactarii:
2006
Nr fișiere:
2 fisiere
Pagini (total):
136 pagini
Imagini extrase:
106 imagini
Nr cuvinte:
18 379 cuvinte
Nr caractere:
115 760 caractere
Marime:
773.22KB (arhivat)
Publicat de:
Anonymous A.
Nivel studiu:
Facultate
Tip document:
Licența
Domeniu:
Calculatoare
Predat:
la facultate din Bucuresti
Materie:
Calculatoare
Sus!