Circuite integrate digitale - Studiul multiplexorului și a demultiplexorului

4.1.CONSIDERATII TEORETICE

In unele aplicatii este util ca functionarea circuitului decodificator sa poata fi permisa sau inhibata prin aplicarea unei intrari suplimentare"ENABLE"(E)-de validare. Considerind intrarea E ca intrare de date iar intrarile decodificatorului ca intrari de adrese obtinem un nou circuit numit demultiplexor(DMUX); acesta permite transferul datelor de la intrarea E la una din cele 2n iesiri, selectabila prin n linii de adresa.

In fig.4.1.a si 4.1.b sunt prezentate schema logica si simbolul demultiplexorului 1:4 ,iar tabelul de adevar corespunzator este redat in tabelul 4.1.

Schema logica si simbolul demultiplexorului 1:8 sunt redate in fig.4.2.a si 4.2.b.

a.schema logica b.simbol

Fig.4.1.Demultiplexorul 1:4

Tabelul 4.1.

a b F 0 f 1 F 2 f 3

0 0 E 0 0 0

0 1 0 E 0 0

1 0 0 0 E 0

1 1 0 0 0 E

Prin utilizarea uneia dintre cele 4 intrari ale decodificatorului BCD-zecimal din fig.3.2.b ca intrare speciala de date(intrarea D,de exemplu) se poate obtine demultiplexorul 1:8.Notatia arata ca intrarile(si iesirile) sunt active in 0 logic.Schema logica a demux.1:8 se poate implementa cu ajutorul tabelului de adevar 4.2.

X0(20) X1(21) X3(22) IESIREA SELECTATA EXPRESIE IESIRE

0 0 0 Y0

1 0 0 Y1

0 1 0 Y2

1 1 0 Y3

0 0 1 Y4

1 0 1 Y5

0 1 1 Y6

1 1 1 Y7

Demultiplexorul 1:8 se poate obtine si printr-un proces de extindere plecand de la doua demultiplexoare 4:1 , conform schemei din fig.3.3.

Fig. 4.3. Schema de extindere a demultiplexarii la DEMUX 8:1

Multiplexorul(MUX) este un CLC care permite transmiterea datelor de la una din cele m intrari catre o iesire unica .Selectia intrarii se face printr-un cuvant binar de n biti(cod de selectie), legat de numarul m al intrarilor prin relatia m=2n.

Multiplexorul 4:1 este prezentat in fig.3.4.a.(schema logica) si fig.3.4.b.(simbol).

Implementarea schemei logice se poate realiza pe baza tabelului de adevar 3.3.