Proiectarea Circuitelor Digitale Dedicate

Capitolul 1

1. Introducere

Acest capitol se ocupa cu introducerea in VHDL si sinteza VHDL si explica cum acestea pot

fi utilizate impreuna la proiectarea hardware.

Scop :

• Ce este VHDL si la ce se poate utiliza ?

• Cum este utilizata sinteza la proiectarea automata la nivel de porti logice ?

1.1

1. Ce este VHDL ?

- VHDL=VHSIC Hadrdware Description Language ;VHSIC=Very High Speed Integrated Circuit.

- Proiect sponsorizat de Guvernul USA si Air Force incepand din 1980,pentru tehnici automate de proiectare a VCSI chips.

- VHDL :dezvoltat pentru a asigura un format standard pentru manipularea unui volum mare de date pentru proiectarea hard.

2.VHDL este un limbaj utilizat pentru a descrie structura si comportarea sistemelor hard.

VHDL :definit precis si complet de Language Reference Manual(LRM).

VHDL este inclus in alte limbaje de nivel inalt.

3.Scule (unelte sau Tools-uri,in engleza,tools=unelte) :esentiale pentru proiecte de nivel

inalt. Ex :

1.simulator ;

2.sinteza ;

LRM defineste ce trebuie sa faca un simulator VHDL.

4.VHDL nu impune prin standard un stil de descriere,de programare hard,stilul se

formeaza utilizand exemple si proiecte mici care ne invata sa renuntam la stilul

de proiectare la nivel de porti logice si sa adoptam stilul la nivel de functiuni.Succesul proiectarii de nivel inalt necesita :

a) limbaj ;

b) unelte(tools) ;

c) metode :experienta,educatie ;

1.2 Istoria VHDL : a inceput in 1981 la nivelul departamentului apararii militare SUA.

• 1985 :Basic VHDL(versiune nepublica).In 1987 s-a pus problema standardizarii VHDL.

• 1993 :s-a facut public sub standardul IEEE;

• 1995 :apare varianta de simulare acceptata;

• 1996 :tools-uri specifice pentru sinteza automata;

Incepand de aici,la fiecare cinci ani standardul se reinnoieste(se face o revizie)

1.3 Implicatii ale utilizarii VHDL :

La nivelul proiectantului hard :proiectarea de nivel inalt abstract,utilizand unelte,metode complet noi in procesul de proiectare.

• Metodologia de utilizare VHDL (ce poate sa faca VHDL)

• Analiza si partitionarea sistemului utilizand VHDL

Etape :

• Scrie cod VHDL pe blocuri functionale ;

• Scrie cod pentru test bench ;

• Sunt introduse in simulator VHDL;

• Sinteza cu porti logice in mod automat ;

• Simulare cu porti ;

• Programare dispozitiv final(FPGA,ASIC) :dispozitive finale ;

• Test fizic :daca nu suntem multumiti mai putem face modificari la nivel de cod ;

FPGA=field programable gate array;

ASIC=application specific integrated circuit;

Avantaje ale structurii de mai sus :

• Creste productivitatea proiectarii ;

• Se face o testare prin simulare inainte de sinteza ;

• Sinteza cu porti se face automat :implementarea se bazeaza pe descrierea la nivel inalt ;

=>Utilizarea VHDL eficienta :

• Invat sintaxa VHDL ;

• Invat stil de programare prin exemple ce duc la o sinteza automata eficienta